FPGA作业3：定时产生脉冲计数序列

本次实验完成的是仿照FPGA_start_lab4_doc.pdf完成的学生实验第1、2、4项内容，主要包括：

1、带使能的计数器的计数范围是0-15

2、把上述计数器的结果通过HEX LED显示出来

3、基础计时器以及带使能的计数器添加必要的清零、暂停功能。

电路原理图说明：CLK50为50KMZ时钟输入，清零端RC由button0控制，暂停端STOP由button1控制，使能输出EN_OUT由LED9显示,溢出输出由LED4显示。具体步骤如下：

1.点击file-new project wizard新建工程，工程名字为“lab41”，然后next-next，选择cyclone旗下的EP3C16F484芯片，点击next,,再点击finish完成工程的创建。

2.点击file-new新建verilog HDL file，输入程序代码，以“lab41.v”的名字保存，如图所示：







然后右键“lab41.v”，选择“create symbol files for current file”为工程创建符号。

3.点击file-new新建bdf文件，选择器件连接，并以“lab41.bdf”的名字保存，如图：



4.将已准备好的文本文档（pin引脚文件）通过assignments-import assignments导入到工程中，并点击assignments-pins查看引脚分布，如图所示：



5.然后点击project-set as top.level entity将其设置为顶层文件，再点击processing-start-start analysis and synthesis进行初步编译，然后打开RTL文件，观看结果，如图：







再点击processing-start进行编译，编译结果如图示：



6.将DE0开发板与电脑相连接，将生成的sof文件下载到开发板上，点击start下载，如图所示：



下载后的实物图如下：