计组第一步_logisim基本部件设计(组合逻辑)
2017-11-02 19:50
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第一课,logisim组合逻辑基本部件
一、全加器
1bit全加器:对两个一位二进制数进行求和,考虑来自低位的进位,并向高位的进位的逻辑电路。
步骤:利用真值表实现即可。
4bit全加器:同理1bit.
步骤:从0位开始1bit的步骤,将输出的高位进位作为下一位加法步骤的进位输入。
二、阵列乘法器
1、对于n位的阵列乘法,需要全加器n(n-1)个。
2、最长路经2(n-1)个全加器延时。
3、最后的串行进位可考虑先行进位加法器。
三、比较器
1bit比较器:输出“>、=、<”。
4bit比较器:从高位开始比较,若高位相等则与下一位比较,数值的大小与低位的比较结果决定。
·····不是很懂线为什么变蓝了(捂脸)
四、ALU
例:四bit,实现加法、减法、与、或,最后加一个多路选择器选择输出即可。
五、多路选择器
个人认为用真值表实现即可。
一、全加器
1bit全加器:对两个一位二进制数进行求和,考虑来自低位的进位,并向高位的进位的逻辑电路。
步骤:利用真值表实现即可。
4bit全加器:同理1bit.
步骤:从0位开始1bit的步骤,将输出的高位进位作为下一位加法步骤的进位输入。
二、阵列乘法器
1、对于n位的阵列乘法,需要全加器n(n-1)个。
2、最长路经2(n-1)个全加器延时。
3、最后的串行进位可考虑先行进位加法器。
三、比较器
1bit比较器:输出“>、=、<”。
4bit比较器:从高位开始比较,若高位相等则与下一位比较,数值的大小与低位的比较结果决定。
·····不是很懂线为什么变蓝了(捂脸)
四、ALU
例:四bit,实现加法、减法、与、或,最后加一个多路选择器选择输出即可。
五、多路选择器
个人认为用真值表实现即可。
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