IC系统验证分析概述
2017-08-01 22:39
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实际上,验证属于设计的范畴,并且贯穿IC系统设计的每个阶段。在系统设计阶段:采用仿真方法进行性能分析和协议分析。在电路/逻辑设计阶段:采用软硬件协同验证:用仿真和FOGA验证功能;用静态时序分析工具进行时序验证;用形式验证检查综合过程及ECO提取是否正确。在物理设计阶段,采用物理验证LVS、DRC等;用静态
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时序工具验证最终的时序;用形式验证检查布局布线及ECO是否正确。
常用的验证主要分为以下几类:仿真、静态时序分析、形式验证、物理验证、信号完整性分析、FPGA验证等,下面分别进行介绍。
(一)仿真
仿真是功能验证的主要手段,原理是:
仿真激励—>待验证设计—>检查仿真结果是否正确
仿真贯穿了IC系统设计的整个阶段
1)系统设计阶段的仿真:系统级验证如下图所示:
系统级的仿真可以采用数据流仿真方法(不包括时间信息)和基于周期的仿真方法。
2)逻辑/电路设计阶段的仿真
RTL仿真是验证系统功能是否正确的重要手段。 在RTL仿真中, 如何合理构造testbench、如何进行“corner
case”的验证,是困扰设计者的难题,也是目前验证的热点。
(二)静态时序分析
静态时序分析是检查IC系统时序是否满足要求的主要手段。静态时序分析工具根据网表中各节点的负载,利用综合库中个单元的延时查找表,计算出单位延时以及连线延时,从而可以判断在该设计中寄存器之间最长路径上的延时有多少,是否满足最大时钟约束。如不满足会给出setup违例。同时也会给出holdtime违例。静态时序分析分为两类,逻辑级分析和电路级分析。逻辑级分析如图:
逻辑级进行静态时序分析时,需要输入网表、综合库、时序约束;如果是对布局布线后的网表进行静态时序分析,还需要输入寄生参数文件,包括各节点的寄生电容和寄生电阻。
(三)功耗分析
一个芯片功耗过大会导致芯片性能变差;温度升高,可靠性降低;限制使用时间和电池寿命,因此需要低功耗设计。
在系统级,进行软、硬件划分时,要考虑哪种划分方案会得到更少的功耗;要选择功耗最小的算法;可以考虑采用并行运算、流水线等手段,降低功耗;
可以采用多电压设计方案来降低功耗;可以设置省电模式,
以便在系统不工作时降低功耗。
在RTL设计级,可以考虑采用时钟门控、操作数隔离(operation isolation)等技术来降低功耗。
在逻辑综合时,可以考虑采用插缓冲、相位分配(phase assignment)等技术来降低功耗。
在进行布局布线时,也要考虑到功耗的影响。可以将翻转率高的节点用寄生电容较小的金属层来布线,以减少整体功耗。
此外,
还可以考虑采用新的材料、新的封装技术来降低功耗, 以消除功耗的影响。
(四)形式验证
用仿真的方法验证系统功能有两个缺点:一是很难对隐蔽性错误进行定位;二是耗费大量的仿真时间。形式验证分为模型检查、定理证明和等价性检查。
模型检查用时态逻辑来描述规范,通过有效的搜索方法来检查给定的系统是否规范。
定理证明是把系统与规范都表示成数学逻辑公式,从公理除法寻求描述。
等价性检查的验证用于验证RTL设计与门级网表、门级网表和门级网表是否一致。在进行扫描连重排、时钟树综合过程中都可以用等价性检查保证网标的一致性。
(五)物理验证
物理阶段完成的检查包括:串扰分析、电源网络分析、DRC、LVS、ANT,如图所示:
DRC检查所设计的版图是否符合工厂给出的版图设计规则。LVS检查版图级的实现是否与门级网表一致。
(六)信号完整性分析
以前信号完整性问题仅出现在高速电路板设计中,现在由于IC系统器件的特征尺寸越来越小,器件供电电压、噪声容限均开始下降,耦合电容增加,这就导致了信号完整性分析。影响信号完整性分析的主要是串扰和电源上的电压降。串扰分析与纠正如下图所示:
(七)基于FPGA的验证
今天FPGA的性能已能达到500 MHz,而大多数ASIC的性能都小于这个数字。也就是说,大多数产品都可以用FPGA进行验证。特别是对于100~200
MHz这个范围内的IC,用FPGA验证非常合适。
如果专门针对FPGA进行设计,则要采用与ASIC设计的不同风格。在FPGA中,寄存器资源较多,可采用独热编码方式,并尽量使用retiming和pipeline降低关键路径延时;FPGA中的线延时较大;FPGA中提供乘法器等IP实现;FPGA的设计自由度较低。
(八)测试
测试包括以下内容:
1)芯片量产之前的功能测试和电器特性测试。
2)量产测试:每个芯片均需测试。
3)老化测试:测试芯片的可靠性。
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时序工具验证最终的时序;用形式验证检查布局布线及ECO是否正确。
常用的验证主要分为以下几类:仿真、静态时序分析、形式验证、物理验证、信号完整性分析、FPGA验证等,下面分别进行介绍。
(一)仿真
仿真是功能验证的主要手段,原理是:
仿真激励—>待验证设计—>检查仿真结果是否正确
仿真贯穿了IC系统设计的整个阶段
1)系统设计阶段的仿真:系统级验证如下图所示:
系统级的仿真可以采用数据流仿真方法(不包括时间信息)和基于周期的仿真方法。
2)逻辑/电路设计阶段的仿真
RTL仿真是验证系统功能是否正确的重要手段。 在RTL仿真中, 如何合理构造testbench、如何进行“corner
case”的验证,是困扰设计者的难题,也是目前验证的热点。
(二)静态时序分析
静态时序分析是检查IC系统时序是否满足要求的主要手段。静态时序分析工具根据网表中各节点的负载,利用综合库中个单元的延时查找表,计算出单位延时以及连线延时,从而可以判断在该设计中寄存器之间最长路径上的延时有多少,是否满足最大时钟约束。如不满足会给出setup违例。同时也会给出holdtime违例。静态时序分析分为两类,逻辑级分析和电路级分析。逻辑级分析如图:
逻辑级进行静态时序分析时,需要输入网表、综合库、时序约束;如果是对布局布线后的网表进行静态时序分析,还需要输入寄生参数文件,包括各节点的寄生电容和寄生电阻。
(三)功耗分析
一个芯片功耗过大会导致芯片性能变差;温度升高,可靠性降低;限制使用时间和电池寿命,因此需要低功耗设计。
在系统级,进行软、硬件划分时,要考虑哪种划分方案会得到更少的功耗;要选择功耗最小的算法;可以考虑采用并行运算、流水线等手段,降低功耗;
可以采用多电压设计方案来降低功耗;可以设置省电模式,
以便在系统不工作时降低功耗。
在RTL设计级,可以考虑采用时钟门控、操作数隔离(operation isolation)等技术来降低功耗。
在逻辑综合时,可以考虑采用插缓冲、相位分配(phase assignment)等技术来降低功耗。
在进行布局布线时,也要考虑到功耗的影响。可以将翻转率高的节点用寄生电容较小的金属层来布线,以减少整体功耗。
此外,
还可以考虑采用新的材料、新的封装技术来降低功耗, 以消除功耗的影响。
(四)形式验证
用仿真的方法验证系统功能有两个缺点:一是很难对隐蔽性错误进行定位;二是耗费大量的仿真时间。形式验证分为模型检查、定理证明和等价性检查。
模型检查用时态逻辑来描述规范,通过有效的搜索方法来检查给定的系统是否规范。
定理证明是把系统与规范都表示成数学逻辑公式,从公理除法寻求描述。
等价性检查的验证用于验证RTL设计与门级网表、门级网表和门级网表是否一致。在进行扫描连重排、时钟树综合过程中都可以用等价性检查保证网标的一致性。
(五)物理验证
物理阶段完成的检查包括:串扰分析、电源网络分析、DRC、LVS、ANT,如图所示:
DRC检查所设计的版图是否符合工厂给出的版图设计规则。LVS检查版图级的实现是否与门级网表一致。
(六)信号完整性分析
以前信号完整性问题仅出现在高速电路板设计中,现在由于IC系统器件的特征尺寸越来越小,器件供电电压、噪声容限均开始下降,耦合电容增加,这就导致了信号完整性分析。影响信号完整性分析的主要是串扰和电源上的电压降。串扰分析与纠正如下图所示:
(七)基于FPGA的验证
今天FPGA的性能已能达到500 MHz,而大多数ASIC的性能都小于这个数字。也就是说,大多数产品都可以用FPGA进行验证。特别是对于100~200
MHz这个范围内的IC,用FPGA验证非常合适。
如果专门针对FPGA进行设计,则要采用与ASIC设计的不同风格。在FPGA中,寄存器资源较多,可采用独热编码方式,并尽量使用retiming和pipeline降低关键路径延时;FPGA中的线延时较大;FPGA中提供乘法器等IP实现;FPGA的设计自由度较低。
(八)测试
测试包括以下内容:
1)芯片量产之前的功能测试和电器特性测试。
2)量产测试:每个芯片均需测试。
3)老化测试:测试芯片的可靠性。
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