【持续更新】基础知识普及及纠错

１：DUT (Design under Test) 的由来
仿真测试 与 Verilog HDL代码的设计都是同步进行的，而每一个Verilog HDL代码的正确与否，都是建立在“验证结果”是否符合预期的波形基础上，

综上所述，正可谓之 设计 是 基于 测试的；由此引出 业界常用的一个词汇：ＤＵＴ　；

２：我之前

一直将　Testbench文件 和 Tcl脚本文件混淆。

  一直将 Testbench文件很孤立的看待，潜意识里认为，testeench文件就是一个独立的文件，FPGA编程仿真里需要的文件，有了就行，不需要过度关注；

  

  实际上，Testbench文件 作为 Modelsim的激励文件，是自成体系的；