VerilogHDL(1)数字集成电路设计方法概述

一.数字集成电路设计方法概述

2.什么是硬件描述语言，其主要的作用是什么？

硬件描述语言是一种用形式化方式来描述数字电路和系统的语言。

它的主要作用是：数字电路系统的设计者利用这种语言可以从上层到下层（从抽象到具体）逐步描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。

3.目前世界上符合IEEE标准的硬件描述语言有哪两种？它们各有什么特点？

符合IEEE标准的硬件描述语言是VerilogHDL和VHDL两种。

它们的共同特点是：能够形式化地抽象表示电路的行为和结构；支持逻辑设计中层次与范围的描述；可借用高级语言的精巧结构来简化电路行为的描述；具有电路仿真与验证机制以保证设计的正确性；支持电路描述由高层到低层的综合1转换硬件描述与实现工艺无关；便于文档管理；易于理解和设计重用。

二.VerilogHDL基础知识

VerilogHDL中，基本的语言要素有哪些？

空格 : ” ”

注释 : // /**/

转义: \

关键字：

1、module_endmodule

结构说明语句

2、initial 仿真开始时对个变量进行初始化，另也可生成激励波形作为电路的测试仿真信号

3、always 不断重复执行，格式：always <时序控制> <语句>

4、task_endtask

5、function_endfunction

功能定义

6、always块

（1）既可描述组合逻辑，也可也可描述时序逻辑；

（2）内部语句顺序执行，块间语句并行执行。

7、assign 描述组合逻辑

8、用实例元件

块语句

9、begin_end 顺序块

10、 fork_join 并行块

条件语句

11、 if_else

12、 case_endcase

循环语句

13、 foever

14、 for

15、 repeat

16、 while

数据类型（19种其中的4种）

17、 reg

18、 wire

19、 integer

20、 parameter

边沿信号

21、 posedge

22、 negedge

赋值语句

23、 Non_Blocking

（1）块结束后才能完成这次赋值操作

（2）常用于编写可综合的时序逻辑模块

24、 Blocking

（1）赋值语句执行完后，块才结束；

（2）用于时序电路的设计时有不可估测的结果。

整数表示方法

+/-(size)’(base_format)(number)

+-表示正负，单引号‘ 不可缺省，表示基数格式的固有字符。

默认32位

a = 1’b1

b = 3’b011