ZYNQ部分功能引脚定义
2016-08-02 08:55
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关于Zynq的芯片引脚数比较多,功能配置比较多,对硬件攻城狮们设计电路图有一定的考虑,这里主要参考ug865这篇文档,对一些管脚翻译了下,给不爱看英文的看看,我自己也做记录。
1:IO_LXXY_# / IO_XX_#:复用,输入输出,大部分用户输入输出引脚兼容差分信号,每个BANK的最上面和最下面的引脚是单端的,IO代表输入输出,L代表差分,XX表示数字,第多少对差分信号,#是BANK号。
2:配置引脚
DONE_0 双向专用引脚,高有效,表示FPGA配置完成。
INIT_B_0 双向专用引脚,低有效,表示存储器配置的初始化
PROGRAM_B_0 输入引脚,专用,低有效,逻辑配置异步复位
CFGBVS_0 输入引脚,专用,针对bank0 的多种配置选择I/O标准类型的预配置
PUDC_B 多功能,输入,在配置的时候上拉,当上电后和在配置的过程中,低有效的PUDC_B引脚输入在选择的输入输出引脚上使能内部上拉电阻。这个引脚低的时候,在每个SelectIO引脚内部上拉电阻使能;当高的时候,内部上拉电阻不使能。这个引脚必须直接接地。不允许在配置前和配置的时候悬空
TCK_0 输入引脚,专用,JTAG时钟
TDI_0 输入引脚,专用,JTAG数据输入
TDO_0 输出引脚,专用,JTAG数据输出
TMS_0 输入引脚,专用,JTAG模式选择
3:电源引脚
GND 专用地
VCCPINT 专用给PS 1V供电,依赖于VCCINT供电
VCCPAUX 1.8V专用给PS辅助备用电源供电。
VCCO_MIO0 1.8V-3.3V PS I/O 专用MIO 500 bank
VCCO_MIO1 1.8V-3.3V PS I/O 专用MIO 501 bank
VCCO_DDR 1.2V-1.8V DDR I/O供电
VCCPLL 1.8V PLL供电给PS,一个0.47uF到4.7uF的0402电容必须放在接近VCCPLL BGA过孔处。另外,当使用VCCPAUX供电时,VCCPLL必须通过一个120欧姆,100MHZ,大小0603的铁氧体磁珠进行滤波,和一个10uF的耦合电容最小化PLL抖动。
VCCAUX 1.8V的电源供电引脚,作为备用辅助电路
VCCAUX_IO_G# 1.8V/2.0V电源供电引脚对备用I/O电路,没有这个引脚就用VCCAUX供电
VCCINT 1.0V 供电给内核逻辑
VCCO_# 每个bank的电源供电
VCCBRAM 1.0V供电给PL的block RAM
VCC_BATT_0 解密关键的存储恢复供电,不用的时候连合适的电源或地
VREF 多功能,输入阈值电压引脚,bank不需要额外的阈值电压时为普通IO
RSVDVCC[3:1] 保留引脚,必须连在VCCO_0
RSVDGND 保留引脚,必须连在GND
4:PS MIO引脚
PS_POR_B 输入引脚,上电复位,PS_POR_B必须保持0直到所有的PS电源符合电压
要求和在制定范围的PS_CLK参考,当不置位时,PS开始boot处理。
PS_CLK 输入引脚,系统参考时钟。PS_CLK必须在30MHZ到60MHZ
PS_SRST_B 系统复位,对使用debug时,置0,强制PS进入系统复位顺序。
PS_MIO_VREF MIO接口的电压参考,当MIO接口配置RGMII时,设置0.9V在VCCO_MIO1位1.8V,别的情况下,连接VCCMIO1或悬空。
PS_MIO[53:0] 多功能,复用IO,支持多种方式配置外设。
5:其他的引脚
MRCC 多功能输入,作为时钟I/Os驱动BUFRs,BUFIOs,BUFGs和MMCMs/PLLs。另外这些引脚驱动BUFMR对多区域BUFIO和BUFR支持。当在差分引脚上连接一个单端时钟时,必须连接在P端,当作为一个单区域资源时,可以驱动四个BUFIOs和四个BUFRs在单个的Bank。
SRCC 多功能输入,作为时钟I/Os驱动BUFRs,BUFIOs和MMCMs/PLLs。当在差分引脚上连接一个单端时钟时,必须连接在P端,当作为一个单区域资源时,可以驱动四个BUFIOs和四个BUFRs在单个的Bank。
VRN 这个引脚针对DCI电压的N晶体管参考电阻,每个bank,用一个合适的电阻拉高
VRP 这个引脚针对DCI电压的P晶体管参考电阻,每个bank,用一个合适的电阻拉低
DXP_0,DXN_0 温度传感器二极管引脚,在bank0热二极管被允许接入使用DXP和DXN引脚,当不使用时,连GND。为了使用热二极管,一个合适的热驱动电路必须增加。
1:IO_LXXY_# / IO_XX_#:复用,输入输出,大部分用户输入输出引脚兼容差分信号,每个BANK的最上面和最下面的引脚是单端的,IO代表输入输出,L代表差分,XX表示数字,第多少对差分信号,#是BANK号。
2:配置引脚
DONE_0 双向专用引脚,高有效,表示FPGA配置完成。
INIT_B_0 双向专用引脚,低有效,表示存储器配置的初始化
PROGRAM_B_0 输入引脚,专用,低有效,逻辑配置异步复位
CFGBVS_0 输入引脚,专用,针对bank0 的多种配置选择I/O标准类型的预配置
PUDC_B 多功能,输入,在配置的时候上拉,当上电后和在配置的过程中,低有效的PUDC_B引脚输入在选择的输入输出引脚上使能内部上拉电阻。这个引脚低的时候,在每个SelectIO引脚内部上拉电阻使能;当高的时候,内部上拉电阻不使能。这个引脚必须直接接地。不允许在配置前和配置的时候悬空
TCK_0 输入引脚,专用,JTAG时钟
TDI_0 输入引脚,专用,JTAG数据输入
TDO_0 输出引脚,专用,JTAG数据输出
TMS_0 输入引脚,专用,JTAG模式选择
3:电源引脚
GND 专用地
VCCPINT 专用给PS 1V供电,依赖于VCCINT供电
VCCPAUX 1.8V专用给PS辅助备用电源供电。
VCCO_MIO0 1.8V-3.3V PS I/O 专用MIO 500 bank
VCCO_MIO1 1.8V-3.3V PS I/O 专用MIO 501 bank
VCCO_DDR 1.2V-1.8V DDR I/O供电
VCCPLL 1.8V PLL供电给PS,一个0.47uF到4.7uF的0402电容必须放在接近VCCPLL BGA过孔处。另外,当使用VCCPAUX供电时,VCCPLL必须通过一个120欧姆,100MHZ,大小0603的铁氧体磁珠进行滤波,和一个10uF的耦合电容最小化PLL抖动。
VCCAUX 1.8V的电源供电引脚,作为备用辅助电路
VCCAUX_IO_G# 1.8V/2.0V电源供电引脚对备用I/O电路,没有这个引脚就用VCCAUX供电
VCCINT 1.0V 供电给内核逻辑
VCCO_# 每个bank的电源供电
VCCBRAM 1.0V供电给PL的block RAM
VCC_BATT_0 解密关键的存储恢复供电,不用的时候连合适的电源或地
VREF 多功能,输入阈值电压引脚,bank不需要额外的阈值电压时为普通IO
RSVDVCC[3:1] 保留引脚,必须连在VCCO_0
RSVDGND 保留引脚,必须连在GND
4:PS MIO引脚
PS_POR_B 输入引脚,上电复位,PS_POR_B必须保持0直到所有的PS电源符合电压
要求和在制定范围的PS_CLK参考,当不置位时,PS开始boot处理。
PS_CLK 输入引脚,系统参考时钟。PS_CLK必须在30MHZ到60MHZ
PS_SRST_B 系统复位,对使用debug时,置0,强制PS进入系统复位顺序。
PS_MIO_VREF MIO接口的电压参考,当MIO接口配置RGMII时,设置0.9V在VCCO_MIO1位1.8V,别的情况下,连接VCCMIO1或悬空。
PS_MIO[53:0] 多功能,复用IO,支持多种方式配置外设。
5:其他的引脚
MRCC 多功能输入,作为时钟I/Os驱动BUFRs,BUFIOs,BUFGs和MMCMs/PLLs。另外这些引脚驱动BUFMR对多区域BUFIO和BUFR支持。当在差分引脚上连接一个单端时钟时,必须连接在P端,当作为一个单区域资源时,可以驱动四个BUFIOs和四个BUFRs在单个的Bank。
SRCC 多功能输入,作为时钟I/Os驱动BUFRs,BUFIOs和MMCMs/PLLs。当在差分引脚上连接一个单端时钟时,必须连接在P端,当作为一个单区域资源时,可以驱动四个BUFIOs和四个BUFRs在单个的Bank。
VRN 这个引脚针对DCI电压的N晶体管参考电阻,每个bank,用一个合适的电阻拉高
VRP 这个引脚针对DCI电压的P晶体管参考电阻,每个bank,用一个合适的电阻拉低
DXP_0,DXN_0 温度传感器二极管引脚,在bank0热二极管被允许接入使用DXP和DXN引脚,当不使用时,连GND。为了使用热二极管,一个合适的热驱动电路必须增加。
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