Makefile 学习日记(四)——makefile的基本规则
2016-03-16 16:59
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总结前面内容:
1,为了使编译方便,所以有了makefile文件。makefile文件实质是将所有需要编译、链接等命令以一定的语法组合到一起,以达到自动编译、链接,减轻开发者编译工作量的目的。
2,makefile的核心内容是:依赖关系。
3,而要完成依赖关系其实质就是“递归调用”。之前的文章大家体会下。
makefile有什么?
Makefile包含五个东西:显示规则,隐式规则,变量定义,文件指示,注释。
1、显式规则。
显式规则说明了,如何生成一个或多的的目标文件。这是由Makefile的书写者明显指出,要生成的文件,文件的依赖文件,生成的命令。
如:
mekefile:
运行结果:
我们明确写出了,什么东西又什么东西生成,怎样生成的。这就是显示规则,而makefile会按照我们写的执行。
2、隐式规则。
由于我们的make有自动推导的功能,所以隐晦的规则可以让我们比较粗糙地简略地书写Makefile,这是由make所支持的。
makefile:
运行结果:
其中执行的第2,3行应该隐式规则整出来的。
还有很多隐式规则需要研讨啊。。
3、变量的定义。
在Makefile中我们要定义一系列的变量,变量一般都是字符串,这个有点你C语言中的宏,当Makefile被执行时,其中的变量都会被扩展到相应的引用位置上。
makefile:
运行结果:
其中makefile前三行是变量定义,而使用${变量}引用。
这样看我们是不是很吊,也能写出来,看起来很吊的makefile了。
其实就是变量的使用会使我们写makefile变的简单。
1>我们如果要增加.c文件,只需要将新增的.o写到OBJ变量后面就行
2>但是这样还不时很自动化,因为每次增加或者减少.c文件,我们都需要修改Makefile。不合理啊。
3>前面讲过makefile目的就是让编译自动化,而到现在使用变量对编译过程是简单了,但是还是需要修改。恩,应该还有方式使.o文件自动生成。那么怎么生成呢,下次研究。。。。听说应该是函数。
4、文件指示。
其包括了三个部分,一个是在一个Makefile中引用另一个Makefile,就像C语言中的include一样;另一个是指根据某些情况指定Makefile中的有效部分,就像C语言中的预编译#if一样;还有就是定义一个多行的命令。有关这一部分的内容,我会在后续的部分中讲述。
5、注释。
Makefile中只有行注释,和UNIX的Shell脚本一样,其注释是用“#”字符,这个就像C/C++中的“//”一样。如果你要在你的Makefile中使用“#”字符,可以用反斜框进行转义,如:“/#”。
最后,还值得一提的是,在Makefile中的命令,必须要以[Tab]键开始
1,为了使编译方便,所以有了makefile文件。makefile文件实质是将所有需要编译、链接等命令以一定的语法组合到一起,以达到自动编译、链接,减轻开发者编译工作量的目的。
2,makefile的核心内容是:依赖关系。
3,而要完成依赖关系其实质就是“递归调用”。之前的文章大家体会下。
makefile有什么?
Makefile包含五个东西:显示规则,隐式规则,变量定义,文件指示,注释。
1、显式规则。
显式规则说明了,如何生成一个或多的的目标文件。这是由Makefile的书写者明显指出,要生成的文件,文件的依赖文件,生成的命令。
如:
mekefile:
main:1 2 gcc -o main main.o printfun.o 1: gcc -c main.c -o main.o 2: gcc -c printfun.c -o printfun.o clean: rm -rf *.o main
运行结果:
[root@bogon c3]# make gcc -c -o main.o main.c gcc -c -o printfun.o printfun.c gcc -o main main.o printfun.o
我们明确写出了,什么东西又什么东西生成,怎样生成的。这就是显示规则,而makefile会按照我们写的执行。
2、隐式规则。
由于我们的make有自动推导的功能,所以隐晦的规则可以让我们比较粗糙地简略地书写Makefile,这是由make所支持的。
makefile:
main:main.o printfun.o gcc -o main *.o clean: rm -rf *.o main
运行结果:
[root@bogon c3]# make cc -c -o main.o main.c cc -c -o printfun.o printfun.c gcc -o main *.o
其中执行的第2,3行应该隐式规则整出来的。
还有很多隐式规则需要研讨啊。。
3、变量的定义。
在Makefile中我们要定义一系列的变量,变量一般都是字符串,这个有点你C语言中的宏,当Makefile被执行时,其中的变量都会被扩展到相应的引用位置上。
makefile:
CC=gcc TARGET=main TEST="test" OBJ=main.o printfun.o methed.o ${TARGET}:${OBJ} ${CC} -o ${TARGET} ${OBJ} clearn: rm -rf -v ${OBJ} ${TARGET} test: echo ${TEST}
运行结果:
[root@bogon c3]# make test echo "test" test
[root@bogon c3]# make gcc -c -o main.o main.c gcc -c -o printfun.o printfun.c gcc -c -o methed.o methed.c gcc -o main main.o printfun.o methed.o
其中makefile前三行是变量定义,而使用${变量}引用。
这样看我们是不是很吊,也能写出来,看起来很吊的makefile了。
其实就是变量的使用会使我们写makefile变的简单。
1>我们如果要增加.c文件,只需要将新增的.o写到OBJ变量后面就行
2>但是这样还不时很自动化,因为每次增加或者减少.c文件,我们都需要修改Makefile。不合理啊。
3>前面讲过makefile目的就是让编译自动化,而到现在使用变量对编译过程是简单了,但是还是需要修改。恩,应该还有方式使.o文件自动生成。那么怎么生成呢,下次研究。。。。听说应该是函数。
4、文件指示。
其包括了三个部分,一个是在一个Makefile中引用另一个Makefile,就像C语言中的include一样;另一个是指根据某些情况指定Makefile中的有效部分,就像C语言中的预编译#if一样;还有就是定义一个多行的命令。有关这一部分的内容,我会在后续的部分中讲述。
5、注释。
Makefile中只有行注释,和UNIX的Shell脚本一样,其注释是用“#”字符,这个就像C/C++中的“//”一样。如果你要在你的Makefile中使用“#”字符,可以用反斜框进行转义,如:“/#”。
最后,还值得一提的是,在Makefile中的命令,必须要以[Tab]键开始
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