Verilog 中连接符使用注意事项
2016-01-12 11:45
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一.在使用连接符时,发现连接后的实际情况和设想的不一样,于是做了下测试,代码如下:
wire [7:0] first;
assign first = 8;
reg [63:0] second;
always@ (posedge clk)
begin
second <= {8'hff,first + 1};
end
仿真结果如下:
从图上可以看出,first + 1 之后,结果的位宽扩展为32bit,因为整形常量1默认的位宽就是32bit,如果想加1但是保证原来的位宽不变,可以将该语句改成
second <= {8'hff,first + 8‘d1};
这时的仿真结果如下:
二.当用{}对有符号数的符号位进行扩展的时候,发现老是报错 比如{ 4{second[63]},second[7:0]}
百度后发现原来是要写成这样{{ 4{second[63]}},second[7:0]}
wire [7:0] first;
assign first = 8;
reg [63:0] second;
always@ (posedge clk)
begin
second <= {8'hff,first + 1};
end
仿真结果如下:
从图上可以看出,first + 1 之后,结果的位宽扩展为32bit,因为整形常量1默认的位宽就是32bit,如果想加1但是保证原来的位宽不变,可以将该语句改成
second <= {8'hff,first + 8‘d1};
这时的仿真结果如下:
二.当用{}对有符号数的符号位进行扩展的时候,发现老是报错 比如{ 4{second[63]},second[7:0]}
百度后发现原来是要写成这样{{ 4{second[63]}},second[7:0]}
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