fpga出来的 clock的幅度有问题

最近遇到一个问题：

FPGA的上游芯片 进来时钟和 数据， fpga也用这个随路时钟去采样，然后做一些 视频信号的处理。然后把这个clock 通过 FPGA的io口输出。 输出 时钟的幅度 的最小值 为 2.0v 最大值为 3.3v ，这样导致 下游芯片采集不到信号数据。但是用正常的锁相环产生的clock，通过这个 pin输出，幅度很正常。

尝试过好多种办法：

一、 我把 输出时钟的io口的驱动电流调变大，增加驱动能力。没有效果。我把 输出的io口的 电平从 cmos 3.3 调为 ttl3.3 也没有什么效果。

一、通过 RAM，把输入时钟和 输出时钟隔离，这样输入时钟用随路时钟去处理，输出时钟用锁相环生成的clock. 本来计划随路时钟的 锁相环生成的clock 只有 相位的差别。万万没有想到， 输入时钟会有抖动，频率也有差别。这样导致下面我不太好去处理 数据。因为下面我要把 ycbcr 转为 bt1120.我必须要把 blank 的宽度统一才可以。

二、 把 输出时钟 通过 ODDR打出来，这样虽然 输出的clock 和 随路时钟之间有 相位差别。但是不影响 使用。幅度也很正常。这样就解决问题了。