verilog 变量命名注意事项

Verilog中的变量是区分大小写的。当我们在进行模块调用时，用于连接两个module的例化的信号是可以不声明而直接使用的。当我们在时钟的module里面将时钟输出信号CLK_20M赋给Clk_20M,而给需要使用时钟CLK_20M的模块输入clk_20M/Clk_20M,这时输入clk_20M/Clk_20M的模块会因缺少时钟信号而无法正常工作。而且这个问题十分隐蔽，很难找出来。因此在给时钟命名的时候最好统一用小写，或者统一用大写，形成良好的编程习惯。

此外，当在顶层模块中将各个模块连接起来的时候，如果定义了中间变量用于连接，最好在综合的时候进行如下操作：点击菜单栏的Process，选择Process Properties，在弹出的页面中选中左边Category中的Synthesis Option ，然后找到switch name 为 -keep hierarchy 的行，然后将对应的value值修改成soft。如果不做这个修改，会导致很多信号报错（have no source)。