VHDL首日

VHDL首日

名词解释

entity 实体

implemented 实现

instantiated 实例化的

combanatorial 组合的

基础入门

对于一个VHDL module 必须包括两个部分：

entity declarations

architecture block

而对于 architecture block 则要包含三个部分

component declarations

signal declarations

functional code

functional block 是表明的module的功能以及其功能如何实现的地方，已经实例化之后的器件可以将它们的端口与信号相连接，并且同一个器件可以像实体IC一样被多次重复使用。

注意 and or etc.这些逻辑运算符号只能用于对同一中类型的信号进行处理。