Procedural Statements-各种功能模块简单说明(systemverilog)
2014-08-20 23:12
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Procedural statements are introduced by the following
initial // enable this statement at the beginning of simulation and execute it only once
final // do this statement once at the end of simulation
always, always_comb, always_latch, always_ff // loop forever
task // do these statements whenever the task is called
function // do these statements whenever the function is called and return a value
SystemVerilog adds C-like break, continue and return functionality, which do not require the use of block names.
initial // enable this statement at the beginning of simulation and execute it only once
final // do this statement once at the end of simulation
always, always_comb, always_latch, always_ff // loop forever
task // do these statements whenever the task is called
function // do these statements whenever the function is called and return a value
SystemVerilog adds C-like break, continue and return functionality, which do not require the use of block names.
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