[论文学习]2014.04.28基于CPLD的LCOS场序彩色视频控制器设计
2014-04-28 16:59
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基于CPLD的LCOS场序彩色视频控制器设计
作者:宋丹娜,代永平,刘艳艳,商广辉
发表刊物:液晶与显示,2009
学习时间:2014.04.28
文章讲述了……
(和上一篇论文有些相似之处)
1. 基于CPLD的彩色场序控制器,采用了乒乓操作。
2. 采用了降低刷新频率的技术,降低了功耗。
从文章中学到了……
1. 硅基液晶 Liquid-Crystal-on-Silicon,LCOS。它是一种反射式的液晶显示器,尺寸小,分辨率高。
2. 空间混色法:每个彩色像素分成三原色同时混合。
3. 场序彩色化模式:Field Sequential Coloration Mode。将三基色光按一定比例轮流投射到同一屏幕上,只要交替速度足够快,由于人眼的视觉惰性,产生的彩色视觉与三基色直接混合一样,在人眼前呈现丰富多彩的显示画面。
4. 光脉冲照射时间越长则图像质量越好。
5. 输入的视频信号,本论文是从AD9883输出的12位并行数据。
扩展~~~
记《场序彩色视频控制系统》为论文1,记《基于CPLD的LCOS场序彩色视频控制器设计》为论文2。因为上午分析了论文1,因此比较深刻。现在对比一下两篇论文:
论文1数据处理部分的verilog程序:
input [23:0] indata;
output [31:0] odata;
reg [7:0] r1,r2,r3,r4,g1,g2,g3,g4,g5,b1,b2,b3,b4,b5,b6;
always@(posedge llc2)
begin
if(st)
{r1,r2,r3,r4}<={indata[7:0],r1,r2,r3};//三组移位寄存器
{g1,g2,g3,g4,g5}<={indata[15:8],g1,g2,g3,g4};//实现数据格式转换
{b1,b2,b3,b4,b5,b6}<={indata[23:16],b1,b2,b3,b4,n5};
case(count2[1:0])
2'b00: odata<={r1,r2,r3,r4};//在相应的时钟周期内移位
2'b01: odata<={g2,g3,g4,g5};//寄存器中的数据并行输出
2'b10: odata<={b3,b4,b5,b6};
defult: odata<=32'hzzzzzzzz;
endcase
end
论文2中对12位的视频信号并行向串行转换的verilog程序:
always@(posedge datack)
begin
{r1,g1,b1}<=datain;//datain为输入的12位RGB信号
{r5,r4,r3,r2}<={r4,r3,r2,r1};//r5,r4,r3,r2寄存器中的4位R信号组成一个16位的数据,将占据SRAM中一个字节
{g6,g5,g4,g3,g2}<={g5,g4,g3,g2,g1};//g6,g5,g4,g3寄存器中的4位R信号组成一个16位的数据,将占据SRAM中一个字节
{b7,b6,b5,b4,b3,b2}<={b6,b5,b4,b3,b2,b1};//b7,b6,b5,b4寄存器中的4位R信号组成一个16位的数据,将占据SRAM中一个字节
end
作者:宋丹娜,代永平,刘艳艳,商广辉
发表刊物:液晶与显示,2009
学习时间:2014.04.28
文章讲述了……
(和上一篇论文有些相似之处)
1. 基于CPLD的彩色场序控制器,采用了乒乓操作。
2. 采用了降低刷新频率的技术,降低了功耗。
从文章中学到了……
1. 硅基液晶 Liquid-Crystal-on-Silicon,LCOS。它是一种反射式的液晶显示器,尺寸小,分辨率高。
2. 空间混色法:每个彩色像素分成三原色同时混合。
3. 场序彩色化模式:Field Sequential Coloration Mode。将三基色光按一定比例轮流投射到同一屏幕上,只要交替速度足够快,由于人眼的视觉惰性,产生的彩色视觉与三基色直接混合一样,在人眼前呈现丰富多彩的显示画面。
4. 光脉冲照射时间越长则图像质量越好。
5. 输入的视频信号,本论文是从AD9883输出的12位并行数据。
扩展~~~
记《场序彩色视频控制系统》为论文1,记《基于CPLD的LCOS场序彩色视频控制器设计》为论文2。因为上午分析了论文1,因此比较深刻。现在对比一下两篇论文:
比较内容 | 论文1 | 论文2 |
视频解码芯片 | SAA7111 | AD9883 |
输入信号位数 | 24 | 12 |
开发工具 | Quartus II 5.0 | Quartus II 6.0 |
开发硬件 | FPGA | CPLD |
论文1数据处理部分的verilog程序:
input [23:0] indata;
output [31:0] odata;
reg [7:0] r1,r2,r3,r4,g1,g2,g3,g4,g5,b1,b2,b3,b4,b5,b6;
always@(posedge llc2)
begin
if(st)
{r1,r2,r3,r4}<={indata[7:0],r1,r2,r3};//三组移位寄存器
{g1,g2,g3,g4,g5}<={indata[15:8],g1,g2,g3,g4};//实现数据格式转换
{b1,b2,b3,b4,b5,b6}<={indata[23:16],b1,b2,b3,b4,n5};
case(count2[1:0])
2'b00: odata<={r1,r2,r3,r4};//在相应的时钟周期内移位
2'b01: odata<={g2,g3,g4,g5};//寄存器中的数据并行输出
2'b10: odata<={b3,b4,b5,b6};
defult: odata<=32'hzzzzzzzz;
endcase
end
论文2中对12位的视频信号并行向串行转换的verilog程序:
always@(posedge datack)
begin
{r1,g1,b1}<=datain;//datain为输入的12位RGB信号
{r5,r4,r3,r2}<={r4,r3,r2,r1};//r5,r4,r3,r2寄存器中的4位R信号组成一个16位的数据,将占据SRAM中一个字节
{g6,g5,g4,g3,g2}<={g5,g4,g3,g2,g1};//g6,g5,g4,g3寄存器中的4位R信号组成一个16位的数据,将占据SRAM中一个字节
{b7,b6,b5,b4,b3,b2}<={b6,b5,b4,b3,b2,b1};//b7,b6,b5,b4寄存器中的4位R信号组成一个16位的数据,将占据SRAM中一个字节
end
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