NIOS and DDR2

概述

DDR SDRAM，双倍数据率同步动态随机存取存储器（英语：Double Data Rate Synchronous Dynamic Random Access Memory，简称DDR SDRAM）为具有双倍数据传输率之SDRAM，其数据传输速度为系统时钟频率之两倍，由于速度增加，其传输性能优于传统的SDRAM。

DDR SDRAM 能在系统时脉的上升延和下降延都可以进行数据传输。

DDR SDRAM 的模块用于台式机，被称为DIMMs，有184只引脚；DDR2 SDRAM有240针脚（而SDRAM有168针），并可以从不同notches数目来辨别（DDR
SDRAM，有一个，SDRAM，SDRAM DIMMs的有两个）。笔记本计算机上的DDR SDRAM 的SO-DIMMs有200只引脚，引脚相同数量的DDR2的SO-DIMMs。这两种规格的缺口也非常相似，如果不能确定正确的匹配，必须小心插入。



图1 台式机DDR, DDR2 and DDR3示意图

DDR2 SDRAM有一个同步接口，在响应控制输入前会等待一个时钟信号，这样就能和计算机的系统总线同步。像之前的DDR，DDR2 I/O 缓冲器在时钟信号的上升沿和下降沿都传输数据（一种叫做"double pumping"的技术）。DDR和DDR2的关键区别是：DDR2内存单元的核心频率是等效频率的1/4（而不是1/2）。这需要一个4-bit-deep的预取队列，在并不用改变内存单元本身的情况下，DDR2能有效地达到DDR数据传输速度的两倍。

DDR2的等效频率由于电气接口的改进（包括on-die termination, prefetch buffers 和 off-chip drivers）而大增。然而，CAS等待时间却增长了。DDR2预读取是4位，而DDR预读取是2位，DDR3预读取是8位。DDR SDRAM一般是2到3个总线周期的读取等待时间，而DDR2一般是4到6个总线周期的读取等待时间。

另外增加的带宽导致的成本是芯片封装更昂贵且更困难，因为BGA封装相比于先前采用TSSOP封装技术生产的DDR SDRAM和SDR SDRAM更昂贵且更困难。这种封装的改变需要更高的总线速度以维持信号的完整。

节能得以实现主要是由于生产过程中的模具收缩导致工作电压的下降（从DDR的2.5V到DDR2的1.8V）。更低的内存时钟频率也能使应用程序不需要最高的可用数据传输率而得以降低功耗。

根据JEDEC建议的最高电压是1.9V，并且建议对于要求内存稳定使用的环境绝不能超过此值（例如服务器或其他任务关键设备）。此外，JEDEC规定内存模块必须在受到永久损害前承受2.3V的电压（虽然它们可能正常工作时并不在此电压水平）。

ODT（On Die Termination）：通过SDRAM内部终端电阻，ODT模式在活动状态下启动；在待机状态下关闭，以便降低信号的反射，提高信号质量，降低功耗，提高信号完整性。需要对终端电阻是否适合进行验证。对每一个数据I/O，管脚信号（DQ）、差分数据选通信号(DQS
and /DQS)、写数据屏蔽信号(RDQS and /RDQS)，DRAM控制器能够使用ODT功能同时设定端接电阻的ON和OFF。由于减少了信号的反射，这个功能可以使信号质量大幅度提高，从而实现比较快速的数据传输。由于消除了端接电阻的布局和布线工序，ODT功能还简化了系统的设计。同时，这还意味著主板上元器件数量的减少，降低了与元器件相关的费用。

OCD（Off-Chip Driver）：片外驱动器主要功能是通过调节DRAM的内部输出驱动器的阻抗值，达到调整电压的目的，从而使输出信号的上拉阻抗（pull-up）与下拉阻抗（pull-down）相等。 这个功能用来使输出信号同步中的不平坦度最小化。同时，当Ron阻抗变动的时候，可以通过调节该阻抗值，使器件之间的此类波动最小化。OCD阻抗值的设置是通过优化处于驱动模式的DRAM的输出信号的阻抗值来实现的，具体依据是记忆体控制器或外部测量仪器的测量数据。在驱动模式中，外部设备主要起比较作用，以检测目前的阻抗值和目标值（对于SSTL_18来说，目标值为18±3Ω）之间的差异。当此类差异存在时，就通过调整模式对该阻抗值进行调整。一直重复这些比较和调整步骤，直到最适宜的阻抗值被设置成功为止。进行OCD阻抗值调整的时候，所有输出管脚都被设置成同一阻抗值。

Post CAS：为了提高DDR2内存的利用效率而设定的。在Post CAS操作中，CAS信号（读写/命令）能够被插到RAS信号后面的一个时钟周期，CAS命令可以在附加延迟（Additive Latency）后面保持有效。原来的tRCD（RAS到CAS和延迟）被AL（Additive Latency）所取代，AL可以在0，1，2，3，4中进行设置。由于CAS信号放在了RAS信号后面一个时钟周期，因此ACT和CAS信号永远也不会产生碰撞冲突。

规范标准

芯片和模块

标准名称	存储器时钟频率(内) (MHz)	周期 (ns)	I/O 总线时钟频率(外) (MHz)	数据速率 (MT/s)	传输方式	模块名称	极限传输率 (GiB/s)	比特宽 (比特)
DDR2-400	100	10	200	400	并行传输	PC2-3200	3.2	64
DDR2-533	133	7.5	266	533	并行传输	PC2-4200 PC2-4300	4.3	64
DDR2-667	166	6	333	667	并行传输	PC2-5300 PC2-5400	5.3	64
DDR2-800	200	5	400	800	并行传输	PC2-6400	6.4	64
DDR2-1066	266	3.75	533	1066	并行传输	PC2-8500 PC2-8600	8.5	64

现时有售的DDR2-SDRAM已能达到DDR2-1200，但必须在高电压下运作，以维持其稳定性。

主要接口信号

CK, CK#是一对差分反相时钟信号，所有控制信号、地址信号都在CK上升沿读取，数据信号在CK、CK#的交叉沿处理。
BA0, BA1 是bank控制信号
CKE时钟有效信号，active high。CKE无效时，进入Power Down模式或Self Refresh模式。
CS#片选信号
A0~A14地址信号
RAS#行地址信号
CAS#列地址信号
WE#写使能信号
DM数据屏蔽信号，写操作中屏蔽无需要的数据。
DQS，DQS#差分数据滤波信号；读数据时，DQS、DQS#信号边沿和数据边沿对齐；写数据时，信号边沿处于数据中间。
DQ数据信号
ODT

Altera内存解决方案简介

Soft and Hard Memory IP

Altera 器件支持两种常见的高速存储器类型 — 动态随机访问存储器 (DRAM) 和静态随机访问存储器 (SRAM)。常用的 DRAM 器件包括 DDR、DDR2、DDR3 SDRAM、LPDDR2 和 RLDRAM II，而 SRAM 器件包括 QDR II 和 QDR II+ SRAM。
Altera最新的 28nm 工艺的 FPGA 器件提供了两种类型的内存方案：软存储器 IP 和硬存储器 IP。Arria V (GX, GT, SX, and ST) 和Cyclone V 软硬方案两者都提供，但 Stratix V 和 Arria V GZ 仅有软存储器 IP。
Altera提供全套的PHY和控制器解决方案，在Altera® FPGA和HardCopy® ASIC中构建DDR2 SDRAM接口。PHY宏功能(ALTMEMPHY和UniPHY)以及相关的高性能存储器控制器II (HPMCII)是两种不同的产品。DDR2 SDRAM PHY和控制器是能够单独使用的MegaCore® 功能，也可以一起使用。之所以将PHY接口和控制器分开，是为了支持您设计专门的控制器，受益于Altera
PHY。它们相结合后，建立了完整的集成存储器接口解决方案。

DDR2 SDRAM解决方案简介(PHY宏功能和控制器)

Altera DDR2 SDRAM HPMCII MegaCore功能为业界标准DDR2 SDRAM提供简洁的接口。PHY宏功能(ALTMEMPHY和UniPHY)是存储器控制器和存储器之间的接口，完成存储器读写操作。HPMCII MegaCore功能结合PHY，为DDR2 SDRAM建立全面的控制器和PHY解决方案。

DDR2 SDRAM HPMCII MegaCore功能和PHY宏功能支持全速率或者半速率DDR2 SDRAM工作。HPMCII MegaCore功能的高级新特性进一步提高了性能和效率，例如，支持超前命令的高级块管理。PHY宏功能(ALTMEMPHY和UniPHY)支持PHY与DDR2 SDRAM器件的接口要求。UniPHY适用于Stratix®和Arria® GX器件系列。

UniPHY

PHY框图

在上层，PHY包含两个时钟域：PHY-memory domain 和 PHY-AFI domain。PHY-memory domain全速率工作；PHY-AFI domain 通过控制器，可以是全速、半速、1/4速时钟。
■ At the PHY-memory boundary, separate clocks may exist to generate the memory clock signal, the output strobe, and to output write data, as well as address and command signals. These clocks include pll_dq_write_clk, pll_write_clk, pll_mem_clk, and pll_addr_cmd_clk.
These clocks are phase-shifted as required to achieve the desired timing relationships between memory clock, address and command signals, output data, and output strobe.
■ For quarter-rate interfaces, additional clock domains such as pll_hr_clock are required to convert signals between half-rate and quarter-rate.
■ For high-performance memory interfaces using Arria V, Cyclone V, or Stratix V devices, additional clocks may be required to handle transfers between the
device core and the I/O periphery for timing closure. For core-to-periphery transfers, the latch clock is pll_c2p_write_clock; for periphery-to-core transfers, it is pll_p2c_read_clock. These clocks are automatically phase-adjusted for timing closure during
IP generation, but can be further adjusted in the parameter editor. If the phases of these clocks are zero, the Fitter may remove these clocks during optimization.

Also, high-performance interfaces using a Nios II-based sequencer require two additional clocks, pll_avl_clock for the Nios II processor, and pll_config_clock for clocking the I/O scan chains during calibration.
专用时钟网络
UniPHY需要用到三种专用时钟网络：
Global clock network
Dual-regional clock network
PHY clock network (applicable to Arria V, Cyclone V, and Stratix V devices, and later)
PHY时钟网络是专用的该速度，低抖动，保持平衡的时钟树，专为高性能外部存储器接口设计。对于支持PHY时钟网络的器件，UniPHY在PHY存储器边界总是使用PHY时钟网络。
对于不支持PHY时钟网络的系列，UniPHY在PHY存储器边界使用dual-regional或者global clock
network。生成时，根据接口大小是否多余1个quadrant，系统自动选择，UniPHY不会混用dual-regional和global clock network.