PCB设计中降低噪声的技术分析
2013-12-19 20:29
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| 作者:Jenny 发表时间: 2008-10-25 |
[align=left] 防止干扰有三种方法:[/align] [align=left] 1. 抑制源发射。[/align] [align=left] 2. 使耦合通路尽可能地无效。[/align] [align=left] 3. 使接收器对发射的敏感度尽量小。[/align] [align=left] 板级降噪技术。板级降噪技术包括板结构、线路安排和滤波。[/align] [align=left] 板结构降噪技术包括:[/align] [align=left] * 采用地和电源平板[/align] [align=left] * 平板面积要大,以便为电源去耦提供低阻抗[/align] [align=left] * 使表面导体最少[/align] [align=left] * 采用窄线条(4到8密耳)以增加高频阻尼和降低电容耦合[/align] [align=left] * 分开数字、模拟、接收器、发送器地/电源线[/align] [align=left] * 根据频率和类型分隔PCB上的电路[/align] [align=left] * 不要切痕PCB,切痕附近的线迹可能导致不希望的环路[/align] [align=left] * 采用多层板密封电源和地板层之间的线迹[/align] [align=left] * 避免大的开环板层结构[/align] [align=left] * PCB联接器接机壳地,这为防止电路边界处的辐射提供屏蔽[/align] [align=left] * 采用多点接地使高频地阻抗低[/align] * 保持地引脚短于波长的1/20,以防止辐射和保证低阻抗线路安排降噪技术包括用45。而不是90。线迹转向,90。转向会增加电容并导致传输线特性阻抗变化 [align=left] * 保持相邻激励线迹之间的间距大于线迹的宽度以使串扰最小[/align] [align=left] * 时钟信号环路面积应尽量小[/align] [align=left] * 高速线路和时钟信号线要短和直接连接[/align] [align=left] * 敏感的线迹不要与传输高电流快速开关转换信号的线迹并行[/align] [align=left] * 不要有浮空数字输入,以防止不必要的开关转换和噪声产生[/align] [align=left] * 避免在晶振和其它固有噪声电路下面有供电线迹[/align] [align=left] * 相应的电源、地、信号和回路线迹要平行以消除噪声[/align] [align=left] * 保持时钟线、总线和片使能与输入/输出线和连接器分隔[/align] [align=left] * 路线时钟信号正交I/O信号[/align] [align=left] * 为使串扰最小,线迹用直角交叉和散置地线[/align] * 保护关键线迹(用4密耳到8密耳线迹以使电感最小,路线紧靠地板层,板层之间夹层结构,保护夹层的每一边都有地) [align=left] 滤波技术包括:[/align] [align=left] * 对电源线和所有进入PCB的信号进行滤波[/align] * 在IC的每一个点原引脚用高频低电感陶瓷电容(14MHz用0.1UF,超过15MHz用0.01UF)进行去耦 [align=left] * 旁路模拟电路的所有电源供电和基准电压引脚[/align] [align=left] * 旁路快速开关器件[/align] [align=left] * 在器件引线处对电源/地去耦[/align] [align=left] * 用多级滤波来衰减多频段电源噪声[/align] [align=left] 其它降噪设计技术有:[/align] [align=left] * 把晶振安装嵌入到板上并接地[/align] [align=left] * 在适当的地方加屏蔽[/align] * 用串联终端使谐振和传输反射最小,负载和线之间的阻抗失配会导致信号部分反射,反射包括瞬时扰动和过冲,这会产生很大的EMI [align=left] * 安排邻近地线紧靠信号线以便更有效地阻止出现电场[/align] * 把去耦线驱动器和接收器适当地放置在紧靠实际的I/O接口处,这可降低到PCB其它电路的耦合,并使辐射和敏感度降低 [align=left] * 对有干扰的引线进行屏蔽和绞在一起以消除PCB上的相互耦合[/align] [align=left] * 在感性负载上用箝位二极管[/align] EMC是DSP系统设计所要考虑的重要问题,应采用适当的降噪技术使DSP系统符合EMC要求 |
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