Verilog HDL In One Day (Verilog HDL 学习的第一天）
2012-11-21 11:49
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 | Introduction //简介 |
 | Block diagram of arbiter //仲裁器的框图 |
| Low level design //底层设计 |
| Modules //模块 |
|
| Data Type //数据类型 |
| Operators //操作符 |
| Control Statements //控制语句 |
| If-else |
| Case |
| While |
| For loop |
| Repeat |
| Summary //总结 |
| Variable Assignment //变量赋值 |
|
| Always Blocks //always 块（周期性执行的） |
|
| Task and Function // task 和 function （任务 和 函数） |
| Test Benches //测试基准 |
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