FPGA学习中的小知识4

47、逻辑阵列单元（LAB）

48、FPGA：LAB排列在阵列中、行列可编程互联、互联可以跨过所有或部分阵列。

49、CPLD LAB与FPGA LAB对比：

FPGA LAB由逻辑单元（LE）构成，而不是乘机项。通过LE级联很容易建立复杂功能。

50、LE的典型接法：4输入查找表（LUT），进位逻辑和一个寄存器。

51、函数是组合逻辑，不能包括任何延时、事件或者时序控制声明。任务则可以

函数至少要有一个输入变量，而任务可以有零或者更多个的输入、输出或者inout变量。

函数总是返回一个数值，不能有输出或者inout变量，而任务返回零或者更多的数值。

52、output默认类型就是wire类型。assign 只能对net数据类型进行连续赋值。wire不能再always语句中进行赋值。

53、 always @(posedge clk or negedge rst_n)

if(!rst_n)

begin

//num<=0;

cnt<=0;

//we=4'hf;

end

else

cnt<=cnt+1;

always @(posedge clk or negedge rst_n)

if(!rst_n)

begin

num<=0;

//cnt<=0;

//we=4'hf;

end

else if(cnt==24'hffff_ff)

num<=num+1;

两个always语句块中不能出现相同的复位语句块，不然，就会出现错误：

ERROR:Xst:528 - Multi-source in Unit <digitron> on signal <Mcount_num_cy<0>>

ERROR:Xst:528 - Multi-source in Unit <digitron> on signal <Mcount_num2>

54、wire类型数据不能使用<=运算符。。

54、VGA：14脚HSYNC：行同步信号、13脚VSYNC：场同步信号。同步信号是为了让VGA显示器接受部分知道送来的信号是对应的哪一行哪一列的哪一个像素点。一般来说

，在FPGA/CPLD和VGA接口之间加一个DAC芯片，这样就可能实现65536种或者更多色彩的显示。