Verilog HDL中的门延迟模型

Verilog HDL中的门延迟模型主要有三种

上升时延：输入变化，输出由0,x,z变为1
下降时延：输入变化，输出由0,x,z变为0
截止时延：输入变化，输出由0,x,z变为z

			1个时延d 2个时延（d1,d2） 3个时延（d1,d2,d3） 0个时延
			上升时延 d d1 d1 0 下降时延 d d2 d2 0 to_x d min(d1,d2) min(d1,d2,d3) 0 截止时延 d min(d1,d2) d3 0

and #6 (out,in1,in2);

//这几种时延的值都是6；

and #(3,5) (out,in1,in2);

//上升时延是3，下降时延是5，截止时延是二者中的最小的，故为3。