makefile文件的编写

一个makefile通常包含如下内容：

1. 需要由make工具创建的目标体（target），通常是目标文件或可执行文件。

2. 要创建的目标体所依赖的文件（dependency_file）。

3. 创建每个目标体时需要运行的命令（command）。

makefile文件的简单示例1：

#the simplest example

#target(1):dependency_file(2)
test:      test.o subtest.o
#          command(3)
gcc test.o subtest.o -o test

#target：  dependency_file
test.o:    test.c test.h
#          command
gcc -Wall -O -g -c test.c -o test.o

#target：  dependency_file
subtest.o: subtest.c subtest.h
#          command
gcc -Wall -O -g -c subtest.c -o subtest.o

make允许在makefile文件中使用变量，变量的定义方式有两种：

1. VAR = var （递归展开方式）

2. VAR := var （简单扩展方式）

make中的变量的使用的格式为：$(VAR)。

下面给出了使用变量后的Makefile文件示例2

#the simplest example

OBJS   = test.o subtest.o
CFLAGS = -Wall -O -g
CC     = Gcc

test:      $(OBJS)
$(CC) $(OBJS) -o test
test.o:    test.c test.h
$(CC) $(CFLAGS) -c test.c -o test.o

subtest.o: subtest.c subtest.h
$(CC) $(CFLAGS) -c subtest.c -o subtest.o

makefile中的变量分为用户自定义变量、预定义变量、自动变量及环境变量。如上，OBJS就是用户自定义变量，而CC、CFLAGS是与定义变量。

运用自动变量后上面的makefile示例变为：

#the simplest example

OBJS   = test.o subtest.o
CFLAGS = -Wall -O -g
CC     = Gcc

test:      $(OBJS)
$(CC) $^ -o $@
test.o:    test.c test.h
$(CC) $(CFLAGS) -c $< -o $@

subtest.o: subtest.c subtest.h
$(CC) $(CFLAGS) -c $< -o $@

其中自动变量的含义如下：

$^ 表示所有不重复的依赖文件，以空格分开。

$< 表示第一个依赖文件的名称。

$@ 表示目标文件的完整名称。

makefile的规则：

1. 隐式规则：

隐式规则告诉make怎样用传统的技术完成任务，这样用户就不必详细指定编译的具体细节，而只需要把目标文件列出即可。make会自动搜索隐式规则来确定如何生成目标文件。如上面的例子就可写成：

#the simplest example

OBJS   = test.o subtest.o
CFLAGS = -Wall -O -g
CC     = Gcc

test:      $(OBJS)
$(CC) $^ -o $@

之所以可以省略后两句，那是因为make的隐式规则指出：

所有的.o文件都可自动地由“.c”文件使用命令$(CC) $(CFLAGS) -c file.c -o file.o”生成。

2. 模式规则：

模式规则可以为多个文件建立相同的规则，该规则中的相关文件前必须用“%”表明。使用模式规则修改后的makefile文件如下：

#the simplest example

OBJS   = test.o subtest.o
CFLAGS = -Wall -O -g
CC     = Gcc

test:      $(OBJS)
$(CC) $^ -o $@
%.o:    %.c
$(CC) $(CFLAGS) -c $< -o $@