verilog编码风格 --- 与综合相关
2007-04-14 19:53
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1. 在描述组合逻辑时，在always块中要完备敏感列表
2. 每个always的敏感列表中只存在一个时钟
3. 在描述条件时，即if或者case中，完备所有分支
4. 要对输出做缺省的赋值
5. 不使用full_case综合的指示符
6. 避免顶层的glue逻辑
7. 使用阻塞赋值在组合逻辑中，使用非阻塞在边缘敏感的块中
8. 所有未使用的端口都要有驱动
9.所有的端口都需要连接到一个悬空的线上
10. 设计中不要引入latch
11. 不能使用casex
12. 不使用内嵌的综合脚本
13. 避免使用直接例化门
2. 每个always的敏感列表中只存在一个时钟
3. 在描述条件时，即if或者case中，完备所有分支
4. 要对输出做缺省的赋值
5. 不使用full_case综合的指示符
6. 避免顶层的glue逻辑
7. 使用阻塞赋值在组合逻辑中，使用非阻塞在边缘敏感的块中
8. 所有未使用的端口都要有驱动
9.所有的端口都需要连接到一个悬空的线上
10. 设计中不要引入latch
11. 不能使用casex
12. 不使用内嵌的综合脚本
13. 避免使用直接例化门
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